在7nm节点，台积电几乎垄断了所有主要的芯片代工订单，从苹果、华为到AMD、赛灵思，无一不采用台积电工艺。很快台积电就要量产5nm工艺了，据悉风险试产良率已达50%，产能也有望翻倍。

根据台积电联席CEO魏哲家此前公布的数据，5nm工艺已经完成研发，目前正在风险试产，量产时间也提前到了明年Q1季度，这个时间比通常年中量产要提前一个季度左右，显示出5nm工艺进展良好。

来自供应链的消息称，5nm风险试产阶段的良率就达到了50%，要比以往的先进工艺试产顺利很多。随着时间的推移，5nm工艺的良率会逐步提升，尤其是大规模量产阶段。

不仅良率让人满意，台积电的5nm工艺产能也大幅增长，最初预计只有每月4.5万片晶圆，之后因为需求高涨，一路上涨到5万片、7万片，最终有可能达到每月8万片晶圆的产能规模，几乎翻倍。

5nm产能大涨也跟市场需求居高不下有关，目前可以确定会用5nm工艺的就有苹果、华为海思，这两家是最早首发的，苹果的A14、华为麒麟1000（暂定名）早在今年9月份就完成5nm流片了，进度也是最快的。

后续AMD的Zen4处理器、高通的麒麟875、赛灵思的新一代FPGA也有望用上台积电的5nm工艺，不过进度要比前面两家晚一些。

根据官方数据，相较于7nm（第一代DUV），基于Cortex A72核心的全新5nm芯片能够提供1.8倍的逻辑密度、速度增快15%，或者功耗降低30%，同样制程的SRAM也十分优异且面积缩减。

除此之外，今年7月份台积电又宣布了增强版的N5P，也是优化前线和后线，可在同等功耗下带来7％的性能提升，或者在同等性能下降功耗降低15％。

还有一点，台积电的5nm节点还会全面使用EUV工艺，相比7nm EUV工艺只使用4层EUV光罩，5nm EUV工艺的光罩层数将提升到14-15层，对EUV工艺的利用更加充分。

按照台漏电最新路线路，明年5nm，后年就3nm了（还是Finfet），3nm以下就要换材料和结构了，估计比当年Finfet还坑