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根据7nm的zen2和navi实图和一些资料，目测计算了一下，准确度不许质疑。
目前navi的大小251mm，包含20个dcu单元，一个dcu单元（含以前的2cu）占地大概6mm，一组64bitgddr6控制器大概15mm，zen2的一个ccx占地31mm，2个ccx加外围大概得100mm。按照传言规格ps5有64cu阉割8cu，那么得加上12个dcu单元，面积72mm，总面积251+72+100，这是423mm了，硬件光追单元不知道多大，给80mm吧，一共500mm。另外gddr6假如按传言24GB就是384bit的，还得加上两组控制器30mm，一共530mm，压缩优化个50吧，480mm。你们觉得，这么大一个7nm芯片，做的出来吗，卖多少钱合适？
当然也可以分离设计降低成本，但是至少有一点，总面积下世代绝对不会低，就算最保守按目前的40cu的navi来算，也不会少于400，远高于本世代主机成本。

本帖最后由 bsseven 于 2019-6-12 01:43 通过手机版编辑

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肯定不可能像前代那样高度集成了，该分开还是得分开。

应该是navi20架构注水的，我猜测32cu 4096sp，晶体管和现在的40cu差不多。
然后7nm euv再减20%面积，不超过400sqmm吧。

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原帖由 @卖哥  于 2019-6-12 01:45 发表
应该是navi20架构注水的，我猜测32cu 4096sp，晶体管和现在的40cu差不多。
然后7nm euv再减20%面积，不超过400sqmm吧。

猪你妹，去看看navi架构说明，再来讲话吧，navi20就是rdna架构加上光追单元，主机采用rdna架构，7nm上的占用面积已经差不多定死了，你那个啥1cu128sp都哪来的半道消息，还有，就算7nm euv，不减面积，只减功耗。

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原帖由 bsseven 于 2019-6-12 01:49 发表
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猪你妹，去看看navi架构说明，再来讲话吧，navi20就是rdna架构加上光追单元，主机采用rdna架构，7nm上的占用面积已经差不多定死了，你那个啥1cu128sp都哪来的半道消息，还有，就算 ...

AMD未来图形要用vliw2来注水又不止一个传闻了。
确实明年未必用上，但是从ps5传闻的浮点数来看，我相信是用了的，比你一个游戏机砸64cu合理多了。

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原帖由 bsseven 于 2019-6-12 01:49 发表
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猪你妹，去看看navi架构说明，再来讲话吧，navi20就是rdna架构加上光追单元，主机采用rdna架构，7nm上的占用面积已经差不多定死了，你那个啥1cu128sp都哪来的半道消息，还有，就算 ...

面积减的啊，至少台积电号称提升百分之20，功耗倒是好像只减百分之10

[ 本帖最后由 EpilogueSKM 于 2019-6-12 01:59 编辑 ]

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原帖由 @EpilogueSKM  于 2019-6-12 01:54 发表
面积减的啊，至少台积电号称提升百分之20，功耗倒是好像只减百分之10

实际上，很难达到，至少目前不行，看后面优化吧

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原帖由 @卖哥  于 2019-6-12 01:53 发表
AMD未来图形要用vliw2来注水又不止一个传闻了。
确实明年未必用上，但是从ps5传闻的浮点数来看，我相信是用了的，比你一个游戏机砸64cu合理多了。

没有vilw2架构了，那只是个专利申请文件泄露，别人拿来YY的，实际上，这代navi的架构确实已经大改了，不再是gcn改良了，专为游戏优化，以后gcn架构应该专为专业用途了